Laporan Akhir 1 M3
1. Jurnal [kembali]
2. Alat dan Bahan[kembali]
- Saat pratikum:
a.Panel DL 2203D
b.Panel DL 2203C
c.Panel DL 2203S
Gambar 2.1. Modul De Lorenzo
d. Jumper
Gambar 2.2. Jumper
- Pada Proteus:
1. IC 74LS90
Gambar 2.3. IC 74LS90
2. IC 7493
3. Power DC
Gambar 2.5. Power DC
4. Switch (SW-SPDT)
Gambar 2.6. Switch
5. Logicprobe
3. Rangkaian Simulasi [kembali]
4. Prinsip Kerja Rangkaian [kembali]
Percobaan 1a
Percobaan 1a merupakan rangkaian penghitung digital yang terdiri dari dua buah IC, yaitu 74LS90 (U1) sebagai BCD counter (modulo-10) dan 7493 (U2) sebagai 4-bit binary counter (modulo-16). Kedua IC ini menerima input clock dari sumber yang sama, yaitu sinyal CKA dari generator pulsa. Pada IC 74LS90, pin CKA digunakan untuk mengontrol flip-flop pertama (Q0), sehingga setiap pulsa clock akan menyebabkan Q0 toggle. Kemudian, output Q0 dihubungkan ke pin CKB dari IC yang sama, yang bertanggung jawab atas counting untuk Q1, Q2, dan Q3. Dengan konfigurasi ini, flip-flop di CKB hanya menghitung ketika terjadi perubahan pada Q0, tepatnya saat falling edge (transisi dari 1 ke 0), sehingga menghasilkan pencacahan dari 0 sampai 9 (BCD). Sedangkan pada IC 7493, clock langsung diberikan ke pin CKA, sehingga flip-flop internalnya bekerja berdasarkan pulsa clock tanpa dipengaruhi oleh sinyal dari counter lain. Output dari masing-masing counter dihubungkan ke 7-segment display, yang akan menampilkan angka sesuai hasil counting. Terdapat juga saklar SPDT (B0–B5) yang terhubung ke pin R0(1), R0(2), R9(1), dan R9(2) dari IC 74LS90, sehingga pengguna dapat melakukan reset ke 0 atau preset ke 9 secara manual. Percobaan ini digunakan untuk memahami prinsip kerja counter BCD dan binary secara terpisah dengan clock yang sama, serta bagaimana clock, CKA/CKB, dan sinyal reset mempengaruhi kerja IC.
Percobaan 1b
Percobaan 1b memiliki susunan rangkaian yang hampir sama dengan Percobaan 1a, yaitu menggunakan IC 74LS90 (U3) dan 7493 (U4) serta dua 7-segment display sebagai tampilan output. Perbedaan utamanya terletak pada pengaturan sinyal clock. Dalam percobaan ini, sinyal clock hanya diberikan ke pin CKA dari IC 74LS90, dan output Q0 dari IC 74LS90 dihubungkan ke pin CKA IC 7493, sehingga IC 7493 hanya akan menerima pulsa clock setiap dua siklus clock utama. Hal ini menciptakan sistem counter bertingkat (rangkaian ripple/tangga) di mana output Q0 berperan sebagai pengontrol clock untuk counter berikutnya. Dengan konfigurasi ini, IC 7493 akan menghitung satu kali untuk setiap dua hitungan penuh pada Q0 (yaitu satu perubahan HIGH ke LOW) dari IC 74LS90. Pola ini menciptakan efek seperti digit satuan dan puluhan pada jam digital, di mana digit kedua hanya berubah jika digit pertama telah mencapai batas tertentu. Seperti pada percobaan sebelumnya, saklar SPDT (B6–B11) digunakan untuk mengontrol sinyal reset pada masing-masing IC, khususnya R0(1), R0(2), R9(1), dan R9(2) pada IC 74LS90, serta R0(1), R0(2) pada IC 7493. Percobaan 1b memperkenalkan konsep clock cascading, yaitu penggunaan output dari counter pertama sebagai clock untuk counter berikutnya, sehingga membentuk sistem pencacah multi-digit yang sinkron dan efisien
5. Video Rangkaian [kembali]
6. Analisa [kembali]
7. Link Download [kembali]
- Rangkaian Proteus 1 [Download]
- Video Percobaan 1 [Download]
- Datasheet IC 7493 [Download]
- Datasheet IC 74LS90 [Download]
Komentar
Posting Komentar